現(xiàn)象一：這些信號(hào)都經(jīng)過仿真了，絕對(duì)沒問題

　　點(diǎn)評(píng)：仿真模型不可能與實(shí)物一模一樣，連不同批次加工的實(shí)物都有差別，就更別說模型了。再說實(shí)際情況千差萬別，仿真也不可能窮舉所有可能，尤其是串?dāng)_。曾經(jīng)有一教訓(xùn)是某單板只有特定長(zhǎng)度的包極易丟包，后的原因是長(zhǎng)度域的值是0xFF，當(dāng)這個(gè)數(shù)據(jù)出現(xiàn)在總線上時(shí)，干擾了相鄰的WE信號(hào)，導(dǎo)致寫不進(jìn)RAM。其它數(shù)據(jù)也會(huì)對(duì)WE產(chǎn)生干擾，但干擾在可接受的范圍內(nèi)，可是當(dāng)8位總線同時(shí)由0邊1時(shí)，附近的信號(hào)就招架不住了。結(jié)論是仿真結(jié)果僅供參考，還應(yīng)留有足夠的余量。

　　現(xiàn)象二：100M的數(shù)據(jù)總線應(yīng)該算高頻信號(hào)，至于這個(gè)時(shí)鐘信號(hào)頻率才8K，問題不大
點(diǎn)評(píng)：數(shù)據(jù)總線的值一般是由控制信號(hào)或時(shí)鐘信號(hào)的某個(gè)邊沿來采樣的，只要爭(zhēng)對(duì)這個(gè)邊沿保持足夠的建立時(shí)間和保持時(shí)間即可，此范圍之外有干擾也罷過沖也罷都不會(huì)有多大影響（當(dāng)然過沖好不要超過芯片所能承受的大電壓值），但時(shí)鐘信號(hào)不管頻率多低（其實(shí)頻譜范圍是很寬的），它的邊沿才是關(guān)鍵的，必須保證其單調(diào)性，并且跳變時(shí)間需在一定范圍內(nèi)。

　　現(xiàn)象三：既然是數(shù)字信號(hào)，邊沿當(dāng)然是越陡越好
點(diǎn)評(píng)：邊沿越陡，其頻譜范圍就越寬，高頻部分的能量就越大；頻率越高的信號(hào)就越容易輻射（如微波電臺(tái)可做成手機(jī)，而長(zhǎng)波電臺(tái)很多家都做不出來），也就越容易干擾別的信號(hào)，而自身在導(dǎo)線上的傳輸質(zhì)量卻變得越差，因此能用低速芯片的盡量使用低速芯片，。

　　現(xiàn)象四：為保證干凈的電源，去偶電容是多多益善
點(diǎn)評(píng)：總的來說去偶電容越多電源當(dāng)然會(huì)更平穩(wěn)，但太多了也有不利因素：浪費(fèi)成本、布線困難、上電沖擊電流太大等。去偶電容的設(shè)計(jì)關(guān)鍵是要選對(duì)容量并且放對(duì)地方，一般的芯片手冊(cè)都有爭(zhēng)對(duì)去偶電容的設(shè)計(jì)參考，好按手冊(cè)去做。

　　現(xiàn)象五：信號(hào)匹配真麻煩，如何才能匹配好呢？
點(diǎn)評(píng)：總的原則是當(dāng)信號(hào)在導(dǎo)線上的傳輸時(shí)間超過其跳變時(shí)間時(shí)，信號(hào)的反射問題才顯得重要。信號(hào)產(chǎn)生反射的原因是線路阻抗的不均勻造成的，匹配的目的就是為了使驅(qū)動(dòng)端、負(fù)載端及傳輸線的阻抗變得接近，但能否匹配得好，與信號(hào)線在PCB上的拓?fù)浣Y(jié)構(gòu)也有很大關(guān)系，傳輸線上的一條分支、一個(gè)過孔、一個(gè)拐角、一個(gè)接插件、不同位置與地線距離的改變等都將使阻抗產(chǎn)生變化，而且這些因素將使反射波形變得異常復(fù)雜，很難匹配，因此高速信號(hào)僅使用點(diǎn)到點(diǎn)的方式，盡可能地減少過孔、拐角等問題。